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EFASBRAN: Error Free Adaptive Shared Buffer Router Architecture for Network on Chip

机译：EFASBRAN：用于片上网络的无错误自适应共享缓冲区路由器体系结构

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Prasad E. Lakshmi; Reddy A.R.; Prasad M.N. Giri;
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年度 2016
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1. EFASBRAN: Error Free Adaptive Shared Buffer Router Architecture for Network on Chip [J] . E. Lakshmi Prasad, A.R. Reddy, M.N. Giri Prasad Procedia Computer Science . 2016,第1期

机译：EFASBRAN：用于片上网络的无错误自适应共享缓冲区路由器体系结构
2. FPGA Implementation of High Performance Network on Chip Router Design Using Shared Buffer Architecture [J] . Xueqin Yu International journal of computational intelligence research . 2017,第12期

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3. Achieving High-Performance On-Chip Networks With Shared-Buffer Routers [J] . Tran A.T., Baas B.M. IEEE transactions on very large scale integration (VLSI) systems . 2014,第6期

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4. Virtual channel router architecture for Network on Chip with adaptive inter-port buffers sharing [C] . Manel Langar, Riah Bourguiba, Jaouhar Mouine International Multi-Conference on Systems, Signals Devices . 2016

机译：具有自适应端口间缓冲区共享的片上网络虚拟通道路由器体系结构
5. Modeling and analysis of router architectures and network interface architecture for network on chip. [D] . Singh, Sanjay Pratap. 2006

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6. Sharing is caring but not error free: Transparency of granular controls for sharing personal health information in social networks [O] . Andrea Hartzler, Meredith M. Skeels, Marlee Mukai, 2011

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7. DLABS: A dual-lane buffer-sharing router architecture for networks on chip [O] . Anh T. Tran, Bevan M. Baas 2010

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