首页> 外文OA文献 >Design Of Hardware Efficient High Speed Multiplier Using Modified Ternary Logic

【2h】

Design Of Hardware Efficient High Speed Multiplier Using Modified Ternary Logic

机译：改进三元逻辑的硬件高效高速乘法器设计

代理获取

本网站仅为用户提供外文OA文献查询和代理获取服务，本网站没有原文。下单后我们将采用程序或人工为您竭诚获取高质量的原文，但由于OA文献来源多样且变更频繁，仍可能出现获取不到、文献不完整或与标题不符等情况，如果获取不到我们将提供退款服务。请知悉。

页面导航

著录项
引文网络
相似文献
相关主题

著录项

作者
Vijeyakumar K.N.; Sumathy V.; Devi M.Gayathri; Tamilselvan S.; Nair Remya.R.;
展开▼
作者单位

展开▼
年度 2012
总页数
原文格式 PDF
正文语种
中图分类

相似文献

外文文献
中文文献
专利

1. CNFET-based design of efficient ternary half adder and 1-trit multiplier circuits using dynamic logic [J] . Sardroudi Farzin Mahboob, Habibi Mehdi, Moaiyeri Mohammad Hossein Microelectronics journal . 2021,第Jula期

机译：基于CNFET的高效三元加法器设计，使用动态逻辑的高效三元加法器和1次乘法器电路
2. High Speed and Efficient 4-Tap FIR Filter Design Using Modified ETA and Multipliers [J] . Mehta Shantanu Sheetal, Vigneswaran T. International Journal of Engineering and Technology . 2014,第5期

机译：采用改进的ETA和乘法器的高速高效四抽头FIR滤波器设计
3. Design of Digital Multiplier with Reversible Logic by Using the Ancient Indian Vedic Mathematics Suitable for Use in Hardware of Cryptosystems [J] . Giridhari Muduli, Siddharth Kumar Dash, Bibhu Datta Pradhan, International Transaction of Electrical and Computer Engineers System . 2014,第4期

机译：利用适用于密码系统硬件的古代印度吠陀数学设计可逆逻辑数字乘法器
4. Design Of Hardware Efficient High Speed Multiplier Using Modified Ternary Logic [C] . K.N.Vijeyakumar, V.Sumathy, M.Gayathri Devi International Conference on Modelling Optimization and Computing . 2013

机译：经修改的三元逻辑设计硬件高速乘法器的设计
5. Analysis and design of dynamic current mode logic circuits for high-speed adders and array multipliers. [D] . Rego, Vernon Godfrey. 2002

机译：高速加法器和阵列乘法器的动态电流模式逻辑电路的分析和设计。
6. A novel, efficient CNTFET Galois design as a basic ternary-valued logic field [O] . Peiman Keshavarzian, Mahla Mohammad Mirzaee 2011

机译：一种新颖，高效的CNTFET Galois设计作为基本的三值逻辑场
7. High Speed and Area Efficient Booth Multiplier Using SQRT CSLA with Zero Finding Logic [O] . P.Pavani Sushma, J. Priyanka, R. Lalitha, 2017

机译：使用SQRT CSLA具有零查找逻辑的高速和区域高效展位倍增器

Design Of Hardware Efficient High Speed Multiplier Using Modified Ternary Logic

著录项

引文网络

相似文献

相关主题

期刊订阅