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【2h】

A graph theoretical approach for the yield enhancement of reconfigurable VLSI/WSI arrays

机译：用于提高可重构VLSI / WSI阵列产量的图论方法

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Narasimhan Jagannathan; Nakajima Kazuo; Rim Chong S;
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年度 1999
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1. Graph theoretical approach for the yield enhancement of reconfigurable VLSI/WSI arrays [J] . Narasimhan Jagannathan, Rim Chong S., Nakajima Kazuo Discrete Applied Mathematics . 1999,第1a3期

机译：图论方法可提高可重构VLSI / WSI阵列的产量
2. Layout optimisation for yield enhancement in on-chip-VLSI/WSI parallel processing [J] . Mazumder P. IEE Proceedings. Part E . 1992,第1期

机译：布局优化以提高片上VLSI / WSI并行处理的良率
3. Efficient Graph-Theoretic Algorithms on a Linear Array with a Reconfigurable Pipelined Bus System [J] . AMITAVA DATTA Journal of supercomputing . 2002,第2期

机译：具有可重配置流水线总线系统的线性阵列上的高效图论算法
4. An approach for online repair and yield enhancement of VLSI/WSI redundant memories [C] . Shen, Y.-N., Lombardi, . 1991

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5. SELF-CONFIGURATION OF THE MASSIVELY DEFECTIVE CELLULAR ARRAY (VLSI, PARALLEL COMPUTER, WSI (WAFER-SCALE INTEGRATION)). [D] . LEE, MYOUNG SUNG. 1986

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6. Biophysical Neural Spiking Bursting and Excitability Dynamics in Reconfigurable Analog VLSI [O] . Theodore Yu, Terrence J. Sejnowski, Gert Cauwenberghs -1

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7. Fault diagnosis and yield enhancement in defect-tolerant VLSI/WSI parallel architectures. [O] . Wang Kuochen. 1991

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