Diseño de una arquitectura para la interpolación de quarter-pixel para estimación de movimiento según el formato H.264/AVC empleado en el estándar SBTVD de televisión digital terrestre

摘要

La reciente adopción del estándar de transmisión Japonés-Brasileño de TV Digital (SBTVDT)por parte del gobierno peruano ha motivado a realizar investigaciones en torno a esteestándar por su naturaleza de “estándar abierto” permitiendo cooperar con un aportesignificativo para su desarrollo. Uno de los campos más interesantes en torno al SBTVD-Tes el formato de compresión de video digital en el cual se basan loscodificadores/decodificacores (CODEC’s).Los CODEC’s del estándar SBTVD-T utilizan el formato de compresión H.264/AVC,desarrollado por el Joint Video Team (JVT), el cual posee mayor tasa de compresión encomparación con sus predecesores debido a la alta complejidad computacional que presentansus algoritmos.El presente trabajo de tesis trata sobre el módulo de Estimación de Movimiento que formaparte del proceso de Inter-Predicción del Codificador H.264/AVC, el cual presenta la mayorcomplejidad computacional de todos los procesos del Codificador H.264/AVC. Para elpresente trabajo se desarrolló este módulo tomando en cuenta una de las principalesinnovaciones del formato H.264/AVC: el algoritmo de Estimación de MovimientoFraccional con precisión Quarter-Pixel o 0.25 píxeles.El objetivo del presente trabajo es aplicar este algoritmo para transmisión de video digital en tiempo real considerando que será utilizado para plataformas de dispositivos portátiles cuyascaracterísticas buscan reducir el consumo de energía y el espacio de hardware.Este algoritmo fue implementado en una aplicación en el entorno de programaciónMATLAB®, en base a un software de referencia disponible en el portal del grupo que los desarrolló, cuyos resultados se contrastaron con los obtenidos por la simulación de laarquitectura hardware.Posteriormente se diseño la arquitectura en base a artículos revisados para luego plantearmodificaciones que mejoren la frecuencia de procesamiento y la optimización de la cantidad de recursos lógicos requeridos. La arquitectura fue descrita en el lenguaje de descripción dehardware VHDL, sintetizada para los dispositivos FPGA de la familia Cyclone II y Stratix IIde la compañía Altera® y se realizó la verificación funcional por medio de Testbenchsutilizando la herramienta ModelSim de ALTERA.De los resultados de la síntesis de la arquitectura se obtuvo la frecuencia de operación y porsimulación se verificó las cantidades de ciclos de reloj por operación, con lo que se pudofundamentar que la arquitectura diseñada para ser implementada en un FPGA de la familiaCyclone II de la compañía ALTERA es capaz de procesar secuencias de video HDTV(1920x1080 píxeles) a una tasa de 30 cuadros por segundo, es decir en tiempo real.