Diseño de una arquitectura para estimación de movimiento fraccional según el estándar de codificación HEVC para video de alta resolución en tiempo real

摘要

Las labores de organizaciones especializadas como ITU-T Video Coding ExpertsGroup e ISO/IEC Moving Picture Experts Group han permitido el desarrollo de lacodificación de video a lo largo de estos años. Durante la primera década de estesiglo, el trabajo de estas organizaciones estuvo centrado en el estándarH.264/AVC; sin embargo, el incremento de servicios como transmisión de videopor Internet y redes móviles así como el surgimiento de mayores resolucionescomo 4k u 8k llevó al desarrollo de un nuevo estándar de codificacióndenominado HEVC o H.265, el cual busca representar los cuadros de video conmenor información sin afectar la calidad de la imagen.El presente trabajo de tesis está centrado en el módulo de Estimación deMovimiento Fraccional el cual forma parte del codificador HEVC y presenta unaelevada complejidad computacional. En este trabajo, se han tomado en cuentalas mejoras incluidas por el estándar HEVC las cuales radican en los filtros deinterpolación empleados para calcular las muestras fraccionales.Para verificar el algoritmo, se realizó la implementación del mismo utilizando elentorno de programación MATLAB®. Este programa también ha permitidocontrastar los resultados obtenidos por medio de la simulación de la arquitectura.Posteriormente, se diseñó la arquitectura teniendo como criterios principales lafrecuencia de procesamiento así como optimizar la cantidad de recursos lógicosrequeridos. La arquitectura fue descrita utilizando el lenguaje de descripción dehardware VHDL y fue sintetizada para los dispositivos FPGA de la familia Virtexlos cuales pertenecen a la compañía Xilinx®. La verificación funcional fuerealizada por medio de la herramienta ModelSim empleando Testbenchs.Los resultados de máxima frecuencia de operación fueron obtenidos por mediode la síntesis de la arquitectura; adicionalmente, por medio de las simulacionesse verificó la cantidad de ciclos de reloj para realizar el algoritmo. Con estosdatos se puede fundamentar que la arquitectura diseñada es capaz de procesarsecuencias de video HDTV (1920x1080 píxeles) a una tasa de procesamientomayor o igual a 30 cuadros por segundo.