A methodology for the synthesis to logical netlist of an ASIC

机译：ASIC逻辑网表综合的方法

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Proyecto de Graduación (Maestría en Ingeniería en Electrónica) Instituto Tecnológico de Costa Rica, Escuela de Ingeniería en Electrónica, 2017.

机译：电子工程学院，哥斯达黎加技术学院，毕业项目（电子工程学硕士），2017年。

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作者
Gurdián-Murillo Mauricio;
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年度 2017
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正文语种 eng_US
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