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【2h】

Using FPGA Co-processors for Improving the execution Speed of Pattern Recognition Algorithms in ATLAS LVL2 Trigger

机译：使用FPGA协处理器提高ATLAS LVL2触发器中模式识别算法的执行速度

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Khomich Andrei;
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年度 2006
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1. Pattern recognition algorithms on FPGAs and CPUs for the ATLAS LVL2 trigger [J] . Hinkelbein C., Kugel A. IEEE Transactions on Nuclear Science . 2000,第2期

机译：FPGA和CPU上用于ATLAS LVL2触发器的模式识别算法
2. FPGA Implementation of High Speed AES Algorithm for Improving The System Computing Speed [J] . Vijaya Kumar. B., T. Thammi Reddy International Journal of Computer Trends and Technology . 2013,第9期

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3. A Pattern Recognition Mezzanine based on Associative Memory and FPGA technology for Level 1 Track Triggers for the HL-LHC upgrade [J] . D. Magalotti, L. Alunni, N. Biesuz, Journal of instrumentation: an IOP and SISSA journal . 2016,第2期

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4. Using of FPGA Coprocessor for Improving the Execution Speed of the Pattern Recognition Algorithm for ATLAS - High Energy Physics Experiment [C] . Christian Hinkelbein, Andrei Khomich, Andreas Kugel, Field-Programmable Logic and Applications . 2004

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5. Architecture, Mapping Algorithms and Physical Design of Mesh-of-Functional-Units FPGA Overlays for Pipelined Execution of Data Flow Graphs [D] . Capalija, Davor. 2017

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6. An FPGA-Based Ultra-High-Speed Object Detection Algorithm with Multi-Frame Information Fusion [O] . Xianlei Long, Shenhua Hu, Yiming Hu, 2019

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7. FPGA Co-processor for the ALICE High Level Trigger [O] . Grastveit, G., Helstrup, H., Lindenstruth, V., 2003

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