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An efficient interpolation filter VLSI architecture for HEVC standard

机译：适用于HEVC标准的高效插值滤波器VLSI架构

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1. An efficient interpolation filter VLSI architecture for HEVC standard [J] . Wei Zhou, Xin Zhou, Xiaocong Lian, EURASIP journal on advances in signal processing . 2015,第1期

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2. The VLSI Architecture of a Highly Efficient Deblocking Filter for HEVC Systems [J] . Po-Kai Hsu, Chung-An Shen Circuits and Systems for Video Technology, IEEE Transactions on . 2017,第5期

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3. Evaluating the use of adder compressors for power-efficient HEVC interpolation filter architecture [J] . Diniz Claudio Machado, Fonseca Mateus Beck, Cesar da Costa Eduardo Antonio, Analog Integrated Circuits and Signal Processing . 2016,第1期

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4. An efficient interpolation filter VLSI architecture for HEVC standard [C] . Lian Xiaocong, Zhou Wei, Duan Zhemin, IEEE China Summit International Conference on Signal and Information Processing . 2014

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5. Design and VLSI implementation of CMOS decimation and interpolation half-band FIR digital filters. [D] . Fatine, Steven. 1996

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6. On VLSI Design of Rank-Order Filtering using DCRAM Architecture [O] . Meng-Chun Lin, Lan-Rong Dung -1

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