A Hardware Architecture for Converting Program with Memory Accesses to FPGA

摘要

開発時の仕様や設計の変更,及び,出荷後の変更にも柔軟に対応できるFPGAの組込みシステムへの適用が,その大容量化・高性能化を背景に広まってい る.FPGAでは設計の初期段階でも試作を通した実機評価により応用プログラムのハードウェア化の効果を正確に評価できる.ただし,メモリアクセスがある 場合,ハードウェアの高速性を最大限引き出すには,応用ごとにバッファとデータプリフェッチ機能を備えたメモリアクセス回路を設計する必要がある.それら のメモリアクセス回路を設計する負荷の削減は試作の更なる迅速化に重要である.本論文では,設計レベルのハードウェアアーキテクチャとして,データ処理部 とバッファはreconfigurable,メモリアクセス部はprogrammableなSemi-Programmable Hardware(SPHW)を提案する.SPHWでは,メモリアクセスがロード/ストアユニットのソフトウェアプログラミングによって実現され,処理に 最適なバッファがパラメータによって再構成可能レジスタファイル上に構成される.SPHWを使用すれば,プログラムとパラメータという高い抽象度でバッ ファとデータプリフェッチ機能をもつメモリアクセス回路を設計し得る.従来どおりHDLで専用メモリアクセス回路を設計した場合と比較して,SPHWは開 発時間の52〜72%を削減し,試作と評価検討をより迅速に実施できた.更に,メモリレイテンシが隠ぺいできたならば両者の性能差は0.1%以下であ り,SPHWによる試作をそのまま採用できることも確認した.