A Method to Reduce the Phase Noise in PLL Systems

机译：一种降低PLL系统相位噪声的方法

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位相同期回路(PLL)の位相雑音の低減のため, 電圧制御発振器に使用する能動デバイスであるトランジスタの位相と振幅(平均電流)の揺らぎの相関を用いる方法を提案して, 実証の結果, 十分有効な方法であることが判明した.

机译：为了减少锁相环（PLL）的相位噪声，我们提出了一种方法，该方法利用了相位波动与晶体管振幅（平均电流）之间的相关性，该晶体管是压控振荡器中使用的有源器件。原来是一个有效的方法。

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作者
高樹慶次; 芹川聖一; 奥野篤志; 田村亮子; 茶屋道宏貴;
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年度 2000
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