Dalam reka bentuk FPGA, saluran laluan bertindak sebagai penyambung antara kawasan dalaman dan luaran. Dengan pertumbuhan get kiraan yang semakin pantas serta rumit dalam proses nod 28nm, keperluan masa daripada reka bentuk ini adalah sukar untuk mencapai perubahan untuk semua PVT. Penganggaran masa yang terlebih bukan sahaja menyebabkan kegagalan dalam pencapaian masa malahan mengakibatkan penampan yang tidak realistik wujud dalam saluran reka bentuk. Laluan berkemungkinan dinyatakan dengan pelbagai kekangan masa oleh pemilik IP. Laluan masa tidak akan dianalisis dan dioptimumkan apabila kekangan masa hilang dan sambungan yang tidak sah muncul dalam saluran reka bentuk. Secara tidak langsung, ini mengakibatkan analisis prestasi masa tidak mencapai tahap yang dikehendaki. Kewujudan pelanggaran masa yang banyak dalam saluran reka bentuk akan memanjangkan masa pembangunan reka bentuk. Masa pengesahan aliran dibangunkan untuk mengesahkan isu-isu masa pada peringkat permulaan reka bentuk dan bertujuan untuk menghasilkan keputusan masa yang lebih bagus dan seterusnya meningkatkan prestasi masa. Lelaran ECO dan usaha pencapaian masa boleh diperbaiki dengan melaksanakan aliran pengesahan masa dan aliran pelanggaran masa secara automatik.ududIn FPGA design, the routing channel acts as the access area for interconnecting in between the core and the periphery. With the rapid growth of gate counts and complexity of routing channel design in 28nm process node, the timing requirement of the design has difficulty to be met across entire PVT corner variations. Among the timing, closure issue occurs due to over-estimation of timing windows gets worse and cause unrealistic guard-banding occurs in routing channel design. A path might be also specified to multiple timing constraints by IP owners. The timing paths will not be analyzed and optimized when the missing timing constraints and invalid connection arisen in routing channel design. Consequently, the timing performance analysis is not performed. Due to the complication mentioned, timing verification flows are developed to verify the timing issues at initial design stage with the intention to produce better timing results to enhance timing performance.ECO iterations and timing convergence efforts are improved by timing verification flows and automated fixing timing violations flow. The timing verification flows are classified as missing timing verification flow, timing constraints conflict verification flow, unrealistic timing constraints verification flow, and stage delay calculator.
展开▼
