机译:具有顺序写入技术的40nm 256Kb半选型弹性8T SRAM
机译:40-nm 256-Kb sub 10pJ /具有读取位线限制机制的访问操作8T SRAM
机译:40-nm 256-Kb sub 10pJ /具有读取位线限制机制的访问操作8T SRAM
机译:具有顺序写入技术的40nm 256Kb 0.6V工作半选择弹性8T SRAM,可降低367mV VDDmin
机译:在16NM技术中使用FinFET和CMOS的8T SRAM单元的设计与性能评估
机译:功耗优化的变化感知双阈值SRAM单元设计技术
机译:采用低能量干扰缓解方案的40nm 0.5V 12.9pJ / Access 8T SRAM