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【2h】

A 128-bit Chip Identification Generating Scheme Exploiting Load Transistors' Variation in SRAM Bitcells

机译：利用SRAM位单元中负载晶体管变化的128位芯片识别生成方案

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作者
Okumura Shunsuke; Yoshimoto Shusuke; Kawaguchi Hiroshi; Yoshimoto Masahiko;
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年度 2012
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原文格式 PDF
正文语种 eng
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1. A 128-bit Chip Identification Generating Scheme Exploiting Load Transistors' Variation in SRAM Bitcells [J] . Shunsuke OKUMURA, Shusuke YOSHIMOTO, Hiroshi KAWAGUCHI, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences . 2012,第12期

机译：利用SRAM位单元中负载晶体管变化的128位芯片识别生成方案
2. High-Density 4T SRAM Bitcell in 14-nm 3-D CoolCube Technology Exploiting Assist Techniques [J] . Réda Boumchedda, Jean-Philippe Noel, Bastien Giraud, IEEE transactions on very large scale integration (VLSI) systems . 2017,第8期

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3. Impact of non-uniformly doped double-gate junctionless transistor on the performance of 6T-SRAM bitcell [J] . Spandita Panigrahi, Prasanna Kumar Sahu, Annada Shankar Lenka Micro & nano letters . 2020,第2期

机译：非均匀掺杂双栅连接晶体管对6T-SRAM Bitcell性能的影响
4. A 128-bit chip identification generating scheme exploiting SRAM bitcells with failure rate of 4.45 × 10⁻¹⁹ [C] . Okumura Shunsuke, Yoshimoto Shusuke, Kawaguchi Hiroshi, 37th European Solid-State Circuits Conference . 2011

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5. Low loading capacitance on-chip electrostatic discharges (ESD) protection circuits for gallium arsenide heterojunction bipolar transistor (HBT) radio frequency integrated circuits (RFIC). [D] . Ma, Yintat. 2004

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