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【2h】

A 65 nm Analogue front-end for a RAD-HARD Single-Shot Time-to-Digital Converter with 8 ps resolution

机译：用于RAD-HARD单次发射时间数字转换器的65 nm模拟前端，分辨率为8 ps

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作者
Van Bockel Bjorn; Prinzie Jeffrey; De Smedt Valentijn; Cao Ying; Leroux Paul;
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年度 2017
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1. A 9 bit, 1.12 ps Resolution 2.5 b/Stage Pipelined Time-to-Digital Converter in 65 nm CMOS Using Time-Register [J] . IEEE Journal of Solid-State Circuits . 2014,第4期

机译：使用时间寄存器的65 nm CMOS分辨率为9位，1.12 ps分辨率，2.5 b /阶流水线式时间数字转换器
2. A 7 bit, 3.75 ps Resolution Two-Step Time-to-Digital Converter in 65 nm CMOS Using Pulse-Train Time Amplifier [J] . Kim K., Kim Y.-H., Yu W., Solid-State Circuits, IEEE Journal of . 2013,第4期

机译：采用脉冲训练时间放大器的65 nm CMOS分辨率为7位，3.75 ps的两步式时间数字转换器
3. 22 μW, 5.1 ps LSB, 5.5 ps RMS jitter Vernier time-to-digital converter in CMOS 65 nm for single photon avalanche diode array [J] . Nolet F., Roy N., Carrier S., Electronics Letters . 2020,第9期

机译：22μW，5.1 PS LSB，5.5 PS RMS抖动Vernier在CMOS 65nm中为单光子雪崩二极管阵列中的CMOS 65 NM时的时间 - 数字转换器
4. 180-nm 20 ps Resolution 0.29 LSB Single-Shot Precision Vernier Delay Line Based Time-to-Digital Converter [C] . R. S. S. M. R. Krishna, Debashis Jana, Sanjukta Mandal, International conference on microelectronics, electromagnetics and telecommunications . 2018

机译：180nm 20 ps分辨率0.29 LSB基于单发精密游标延迟线的时间数字转换器
5. A 0.1 PS Resolution Coarse-Fine Time-to-Digital Converter with 2.21 PS Single-Shot Precision [D] . Huang, Huihua. 2018

机译：具有2.21 PS单射精度的0.1 PS分辨率粗细的时间到数字转换器
6. An 8.8 ps RMS Resolution Time-To-Digital Converter Implemented in a 60 nm FPGA with Real-Time Temperature Correction [O] . Zhipeng Song, Zhixiang Zhao, Hongsen Yu, 2020

机译：在具有实时温度校正的60 nm FPGA中实现的8.8 ps RMS分辨率时间数字转换器
7. A 17ps time-to-digital converter implemented in 65nm FPGA technology [O] . Claudio Favi, Edoardo Charbon 2009

机译：17PS在65nm FPGA技术中实现的数字到数字转换器

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