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【2h】

Clock Skew Optimization Methodology for Substrate Noise Reduction with Supply Current Folding

机译：时钟偏移优化方法，可通过折叠电源电流来降低基板噪声

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作者
Badaroglu Mustafa; Tiri Kris; Van der Plas Geert; Wambacq Piet; Verbauwhede Ingrid; Donnay Stephane; Gielen Georges; De Man Hugo;
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作者单位

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年度 2006
总页数
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1. Clock-skew-optimization methodology for substrate-noise reduction with supply-current folding [J] . Badaroglu M., Tiri K., Van der Plas G., IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems . 2006,第6期

机译：时钟偏移优化方法，用于通过电源电流折叠来降低基板噪声
2. Clock skew reduction in ASIC logic design: a methodology for clock tree management [J] . Balboni A., Costi C. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems . 1998,第4期

机译：减少ASIC逻辑设计中的时钟偏差：时钟树管理方法
3. Load-Balanced Clock Tree Synthesis with Adjustable Delay Buffer Insertion for Clock Skew Reduction in Multiple Dynamic Supply Voltage Designs [J] . KUAN-YU LIN, HONG-TING LIN, TSUNG-YI HO, ACM Transactions on Design Automation of Electronic Systems . 2012,第3期

机译：负载平衡时钟树综合与可调延迟缓冲器插入，可减少多种动态电源电压设计中的时钟偏斜
4. Clock tree optimization in synchronous CMOS digital circuits for substrate noise reduction using folding of supply current transients [C] . Mustafa Badaroglu, Kris Tiri, StEphane Donnay, Conference on Design automation . 2002

机译：同步CMOS数字电路中的时钟树优化，可通过折叠电源电流瞬变来降低基板噪声
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6. A design methodology using signal-to-noise ratio for plastic scintillation detectors design and performance optimization [O] . Frédéric Lacroix, A. Sam Beddar, Mathieu Guillot, -1

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7. Clock tree optimization in synchronous CMOS digital circuits for substrate noise reduction using folding of supply current transients [O] . Badaroglu Mustafa, Tiri Kris, Donnay Stephane, 2002

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