Diagnostic des réseaux d'interconnexions programmables dans les circuits intégrés à l'échelle de la tranche de silicium

摘要

Ce mémoire présente un algorithme de diagnostic d'un réseau d'interconnexions programmable (Field Programmable Interconnect Network, FPIN) dans un circuit intégré à l'échelle de la tranche de silicium (Wafer Scale Integrated Circuit, WSIC). Ce WSIC est au cœur du projet de recherche DreamWafer™ regroupant plusieurs universités canadiennes, de même que des partenaires industriels. Ce projet vise à élaborer une plateforme de prototypage rapide pour les systèmes électroniques. Ce dispositif est comparable à un circuit imprimé reprogrammable et intelligent, permettant d'interconnecter les composants électroniques déposés à sa surface conformément aux spécifications fournies. La surface de silicium de ce FPIN de 200 mm de diamètre implique la présence inévitable de pannes et demande donc l'utilisation d'un algorithme de diagnostic permettant de détecter et de localiser ces pannes afin d'appliquer une stratégie de tolérance aux pannes. Le temps de diagnostic de ce FPIN a un coût temporel non négligeable et croissant avec l'augmentation de la couverture des pannes. Ainsi l'algorithme proposé a pour but de minimiser le temps de test et diagnostic, tout en maximisant la couverture des pannes. Le test et la validation d'un prototype du WSIC ont été réalisés et ont permis de tester l'algorithme de diagnostic du FPIN proposé. Ce mémoire présente l'élaboration de l'environnement de test, de même que de l'outil logiciel développé pour y appliquer les algorithmes de diagnostic proposés. L'environnement de test a aussi permis de valider la fonction de construction de chaînes JTAG reconfigurables et tolérantes aux pannes. L'algorithme de diagnostic proposé utilise une approche de configuration en diagonale afin de réduire le cône d'influence des tests des liens d'interconnexions du FPIN, réduisant le nombre de configurations nécessaires de O(n4) à O(n3) par rapport aux méthodes existantes, où n est le nombre de liens. De plus, l'algorithme proposé augmente la couverture des pannes en ajoutant les courts-circuits au diagnostic des commutateurs programmables (crossbar) par rapport aux algorithmes existants. L'algorithme proposé a été testé sur un réticule de 32x32 cellules du prototype, et les tests, dont l'efficacité est calculée en nombre de cycles de la machine à états finis du contrôleur JTAG, ont montré une réduction du temps de diagnostic de 112 fois par rapport à ceux des algorithmes existants.