机译:用于25 GB / S数据接收器的0.2-1.3 ns范围延迟控制方案使用45-nm CMOS中的基于副本延迟线的延迟锁定循环循环循环
机译:基于65 nm CMOS工艺的具有时序偏移自校准的快速锁定延迟锁定环的设计
机译:在65纳米CMOS工艺中基于延迟锁定环路的时钟和数据恢复具有宽工作范围和低抖动
机译:基于CMOS解调检测器的瞬时飞行时间感测的延迟锁定环
机译:基于65 nm CMOS的数字延迟锁定环的2 GHz倍频器
机译:具有可调范围CMOS延迟锁定环路的亚皮秒抖动设计适用于高速和低功耗应用
机译:一种基于自适应延迟锁相环的同步驱动方法,用于拼接CMOS图像传感器