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【2h】

Designing of Low Power Dual Edge - Triggered Static D Flip-Flop with DETFF Logic

机译：低功耗双边缘触发静态D触发器与德夫逻辑的设计

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作者
Sreenivasa Rao N Jyothi. P;
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年度 2015
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2. High Performance Low Power Dual Edge Triggered Static D Flip-Flop [J] . International Journal of Electrical and Computer Engineering . 2013,第5期

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3. A Low-Power Edge-Triggered and Logic-Embedded Flip-Flop Using Complementary Pass Transistor Circuit [J] . Ki-Tae PARK, Tomokatsu MIZUKUSA, Hyo-Sig WON, IEICE Transactions on Electronics . 2004,第4期

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4. High performance low power dual edge triggered static D flip-flop [C] . Singh G., Singh G., Sulochna V. International Conference on Computing Communication and Networking Technologies . 2013

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5. A novel double edge-triggered pulse-clocked TSPC D flip-flop for high-performance and low-power VLSI design applications. [D] . Pontikakis, Bill. 2003

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8. Static and Dynamic Performance of Micropower Transistor Logic Circuits. Part II. Micropower Logic Circuit Design [R] . Wagner, L. F., Meindl, J. D. 1967

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