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【2h】

Disigning A Novel Architecture to Reduce Stand by and Dynamic Power Dissipation for Sleepy Keeper Cmos Logic Circuits

机译：设计一种新型架构，以减少困扰器CMOS逻辑电路的展台和动态功耗

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作者
Vidyavati Mallaraddi;
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年度 2020
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1. Optimization of high-speed CMOS logic circuits with analytical models for signal delay, chip area, and dynamic power dissipation [J] . Hoppe B., Neuendorf G. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems . 1990,第3期

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2. Analysis of power dissipation due to short-circuit current in CMOS logic circuits [J] . Hiroaki Shikano, Tomochika Harada, Tadayoshi Enomoto 電子情報通信学会技術研究報告. 集積回路. Integrated Circuits and Devices . 2001,第471期

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3. Analysis of power dissipation due to short-circuit current in CMOS logic circuits [J] . Hiroaki Shikano, Tomochika Harada, Tadayoshi Enomoto 電子情報通信学会技術研究報告. VLSI設計技術. VLSI Design Technologies . 2001,第468期

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4. Analog operation in CMOS latch circuit for reducing dynamic power dissipation [C] . Dejhan, K., Cheevasuvit, . 1992

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