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A Systolic Array-Based FPGA Parallel Architecture for the BLAST Algorithm

机译：用于BLAST算法的基于收缩阵列的FPGA并行架构

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Xinyu Guo; Hong Wang; Vijay Devabhaktuni;
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年度 2012
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1. A Systolic Array-Based FPGA Parallel Architecture for the BLAST Algorithm [J] . XinyuGuo, HongWang, VijayDevabhaktuni International Scholarly Research Notices . 2012,第5期

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2. High speed modular systolic array-based DTCWT with parallel processing architecture for 2D image transformation on FPGA [J] . Divakara S. S., Patilkulkarni Sudarshan, Raj Cyril Prasanna International Journal of Wavelets, Multiresolution and Information Processing . 2017,第5期

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3. A New Pipelined Systolic Array-Based Architecture for Matrix Inversion in FPGAs with Kalman Filter Case Study [J] . Abbas Bigdeli, Morteza Biglari-Abhari, Zoran Salcic, EURASIP journal on applied signal processing . 2006,第14期

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4. Design of a FPGA-Based Parallel Architecture for BLAST Algorithm with Multi-hits Detection [C] . Guo Xinyu, Wang Hong, Devabhaktuni Vijay 2011 Eighth international conference on information technology: new generations . 2011

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5. FPGA design and implementation of systolic array-based Viterbi decoders. [D] . Guo, Man. 2002

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