A Systolic LLR Generation Architecture for Non-Binary LDPC Decoders

机译：用于非二进制LDPC解码器的收缩机LLR生成架构

代理获取

本网站仅为用户提供外文OA文献查询和代理获取服务，本网站没有原文。下单后我们将采用程序或人工为您竭诚获取高质量的原文，但由于OA文献来源多样且变更频繁，仍可能出现获取不到、文献不完整或与标题不符等情况，如果获取不到我们将提供退款服务。请知悉。

页面导航

摘要
著录项
引文网络
相似文献
相关主题

摘要

International audience

机译：国际观众

著录项

作者
Ali Al Ghouwayel; Emmanuel Boutillon;
展开▼
作者单位

展开▼
年度 2011
总页数
原文格式 PDF
正文语种 eng
中图分类

相似文献

外文文献
中文文献
专利

1. A Systolic LLR Generation Architecture for Non-Binary LDPC Decoders [J] . Ghouwayel Ali Al, Boutillon Emmanuel Communications Letters, IEEE . 2011,第8期

机译：非二进制LDPC解码器的脉动LLR生成架构
2. Efficient Check Node Processing Architectures for Non-binary LDPC Decoding Using Power Representation [J] . Fang Cai, Xinmiao Zhang Journal of VLSI signal processing systems for signal, image, and video technology . 2014,第2期

机译：使用功率表示的非二进制LDPC解码的高效校验节点处理架构
3. A High-Throughput Trellis-Based Layered Decoding Architecture for Non-Binary LDPC Codes Using Max-Log-QSPA [J] . Yeong-Luh Ueng, Kuo-Hsuan Liao, Hsueh-Chih Chou, IEEE Transactions on Signal Processing . 2013,第11期

机译：基于Max-Log-QSPA的非二进制LDPC码的高吞吐量基于网格的分层解码架构
4. Novel hardware implementation of LLR-based non-binary LDPC decoders [C] . Bhargava Lava, Bose Ranjan, M. Balakrishnan National Conference on Communications . 2013

机译：基于LLR的非二进制LDPC解码器的新型硬件实现
5. VLSI architectures for turbo code decoders, LDPC code decoders and list sphere decoders [D] . Zhang, Yuping 2007

机译：用于Turbo代码解码器，LDPC代码解码器和列表球形解码器的VLSI架构
6. An LDPC Decoder Architecture for Wireless Sensor Network Applications [O] . Andrea Dario Giancarlo Biroli, Maurizio Martina, Guido Masera 2012

机译：用于无线传感器网络应用的LDPC解码器架构
7. An Efficient High-Rate Non-Binary LDPC Decoder Architecture With Early Termination [O] . Mao-Ruei Li, Wei-Xiang Chu, Huang-Chang Lee, 2019

机译：具有早期终止的高效高速非二元LDPC解码器架构

A Systolic LLR Generation Architecture for Non-Binary LDPC Decoders

摘要

著录项

引文网络

相似文献

相关主题

期刊订阅