Delay Time Estimation Model for Large Digital CMOS Circuits

机译：大型数字CMOS电路延迟时间估计模型

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Dong-Wook Kim; Tae-Yong Choi;
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年度 2000
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1. Delay time estimation model for large digital CMOS circuits [J] . Kim DW., Choi TY. VLSI Design . 2000,第2期

机译：大型数字CMOS电路的延迟时间估计模型
2. Delay Time Estimation Model for Large Digital CMOS Circuits [J] . Dong-WookKim, Tae-YongChoi VLSI Design . 2000,第2期

机译：大型数字CMOS电路的延迟时间估计模型
3. Modeling Static Delay Variations in Push–Pull CMOS Digital Logic Circuits Due to Electrical Disturbances in the Power Supply [J] . Gao Xu, Sui Chunchun, Hemmady Sameer, Electromagnetic Compatibility, IEEE Transactions on . 2015,第5期

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4. Delay models for timing simulation of CMOS/BiCMOS/BiNMOS mixed digital circuits [C] . Embabi, S., Damodaran, . 1993

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5. Estimation of maximum power and delay for CMOS digital circuits. [D] . Wang, Chuan-Yu. 1997

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6. Accurate dynamic power estimation for CMOS combinational logic circuits with real gate delay model [O] . Omnia S. Fadl, Mohamed F. Abu-Elyazeed, Mohamed B. Abdelhalim, 2016

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7. Accurate dynamic power estimation for CMOS combinational logic circuits with real gate delay model [O] . Omnia S. Fadl, Mohamed F. Abu-Elyazeed, Mohamed B. Abdelhalim, 2016

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