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【2h】

A gate sizing and transistor fingering strategy for subthreshold CMOS circuits

机译：用于亚阈值CMOS电路的栅极尺寸和晶体管指法策略

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Morteza Nabavi; Maitham Shams;
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年度 2012
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1. A gate sizing and transistor fingering strategy for subthreshold CMOS circuits [J] . Maitham Shams, Morteza Nabavi IEICE Electronics Express . 2012,第19期

机译：亚阈值CMOS电路的栅极尺寸调整和晶体管指控策略
2. Preference of designing CMOS subthreshold logic circuits using uniform-size transistors [J] . Maitham Shams, Manmit Muker IEICE Electronics Express . 2011,第23期

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3. Managing Subthreshold Leakage in Charge-Based Analog Circuits With Low-V{sub}(TH) Transistors by Analog T- Switch (AT-Switch) and Super Cut-off CMOS (SCCMOS) [J] . Koichi Ishida, Kouichi Kanda, Atit Tamtrakarn, IEEE Journal of Solid-State Circuits . 2006,第4期

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4. A NEW GATE-LEVEL BODY BIASING TECHNIQUE FOR PMOS TRANSISTORS IN SUBTHRESHOLD CMOS CIRCUITS [C] . Walid Elgharbawy, Pradeep Golconda, Ashok Kumar, IEEE International Symposium on Circuits and Systems . 2005

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机译：使用并联晶体管堆栈的亚阈值CMOS逻辑设计
6. Characteristic Fluctuations of Dynamic Power Delay Induced by Random Nanosized Titanium Nitride Grains and the Aspect Ratio Effect of Gate-All-Around Nanowire CMOS Devices and Circuits [O] . Yiming Li, Chieh-Yang Chen, Min-Hui Chuang, 2019

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