机译:肖特基势垒高度降低对Fe掺杂SRTIO3薄膜电容器电阻降低的影响
机译:Au / Nb:SrTiO_3界面上与温度和掺杂有关的纳米肖特基势垒高度
机译:通过增加PtSi肖特基势垒源/漏FET中的衬底掺杂来降低肖特基势垒高度
机译:合金al-Si肖特基势垒二极管对掺杂半导体二次电子对比度的障碍高度变化的影响
机译:介电偶极子减轻了肖特基势垒高度调整,从而降低了接触电阻。
机译:ZnO / Ruo2肖特基二极管可逆屏障切换
机译:在AU / NB的温度和掺杂依赖纳米级肖氏屏障高度:SRTIO3接口
机译:三端子转移电子器件对肖特基势垒高度的处理效应。