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【2h】

A novel cascade control replica-bitline delay technique for reducing timing process-variation of SRAM sense amplifier

机译：一种新型级联控制副本 - 位延迟延迟技术，用于减少SRAM检测放大器的定时过程变化

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Chunyu Peng; Youwu Tao; Wenjuan Lu; Zhengping Li; Xinchun Ji; Jinlong Yan; Junning Chen;
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年度 2015
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1. Erratum: A novel cascade control replica-bitline delay technique for reducing timing process-variation of SRAM sense amplifier [IEICE Electronics Express Vol. 12 (2015) No. 5 pp. 20150102] [J] . Chunyu Peng, Jinlong Yan, Junning Chen, IEICE Electronics Express . 2015,第7期

机译：勘误表：一种新颖的级联控制复制位线延迟技术，用于减少SRAM读出放大器的时序过程变化。 [2015年第12号，第5页，20150102]。
2. A novel cascade control replica-bitline delay technique for reducing timing process-variation of SRAM sense amplifier [J] . Chunyu Peng, Jinlong Yan, Junning Chen, IEICE Electronics Express . 2015,第5期

机译：一种新颖的级联控制复制位线延迟技术，可减少SRAM读出放大器的时序过程变化
3. Erratum: A novel cascade control replica-bitline delay technique for reducing timing process-variation of SRAM sense amplifier [IEICE Electronics Express Vol. 12 (2015) No. 5 pp. 20150102] [J] . Chunyu Peng, Jinlong Yan, Junning Chen, IEICE Electronics Express . 2015,第7期

机译：勘误表：一种新颖的级联控制复制位线延迟技术，用于减少SRAM读出放大器的时序过程变化。 [2015年第12号，第5页，20150102]。
4. A 40-nm low-power SRAM with multi-stage replica-bitline technique for reducing timing variation [C] . IEEE Custom Integrated Circuits Conference . 2009

机译：具有多级副本 - 位线技术的40nm低功耗SRAM，用于减少时序变化
5. Device and circuit techniques for reducing variation in nanoscale SRAM. [D] . Carlson, Andrew Evert. 2008

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7. Erratum: A novel cascade control replica-bitline delay technique for reducing timing process-variation of SRAM sense amplifier IEICE Electronics Express Vol. 12 (2015) No. 5 pp. 20150102 [O] . Chunyu Peng, Youwu Tao, Wenjuan Lu, 2015

机译：错误：一种新型级联控制副本 - 位延迟延迟技术，用于减少SRAM读出放大器的时序处理变化Ieice Electronics Express Vol。 12（2015）No.5 PP。20150102

A novel cascade control replica-bitline delay technique for reducing timing process-variation of SRAM sense amplifier

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