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【2h】

Generation of a Clocking Signal in Synchronized All-Digital PLL Networks

机译：在同步的全数字PLL网络中生成时钟信号

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作者
Eugene Koskin; Dimitri Galayko; Orla Feely; Elena Blokhina;
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作者单位

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年度 2018
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1. An All-Digital Clock Synchronization Buffer With One Cycle Dynamic Synchronizing [J] . Cheng K.-H., Hong K.-W., Hsu C.-F., Very Large Scale Integration (VLSI) Systems, IEEE Transactions on . 2012,第10期

机译：具有一周期动态同步的全数字时钟同步缓冲器
2. All-Digital PLL for Bluetooth Low Energy Using 32.768-kHz Reference Clock and ≤0.45-V Supply [J] . Chao-Chieh Li, Min-Shueh Yuan, Chia-Chun Liao, Solid-State Circuits, IEEE Journal of . 2018,第12期

机译：使用32.768kHz参考时钟和≤0.45-V电源的蓝牙低功耗全数字PLL
3. A 6-GHZ ALL ALL-DIGITAL PLL FOR SPREAD SPECTRUM CLOCK GENERATORS (SSCG) [J] . Cheng-Dow Su, Chieh-Wen Lee, Tai-Cheng Lee International Journal of Electrical Engineering: Transactions of the Chinese Institute of Engineers, Series E . 2012,第3期

机译：用于扩展频谱时钟发生器（SSCG）的6 GHz全数字锁相环
4. A distributed synchronization of all-digital PLLs network for clock generation in synchronous SOCs [C] . Shan Chuan, Zianbetov Eldar, Anceau Franccois, IEEE International New Circuits and Systems Conference . 2015

机译：全数字PLL的分布式同步网络，用于在同步SOC中生成时钟
5. Design of a broadband PLL solution for burst-mode Clock and Data Recovery in all-optical networks. [D] . Li, Alan. 2005

机译：用于全光网络中突发模式时钟和数据恢复的宽带PLL解决方案的设计。
6. Differentially Timed Extracellular Signals Synchronize Pacemaker Neuron Clocks [O] . Ben Collins, Harris S. Kaplan, Matthieu Cavey, 2014

机译：差分定时的细胞外信号同步起搏器神经元时钟
7. An all-digital PLL clock multiplier [O] . Olsson Thomas, Nilsson Peter 2002

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8. ALL-Digital Baseband 65nm PLL/FPLL Clock Multiplier Using 10-Cell Library. [R] . Schuler, R. L., Wu, Q., Liu, R., 2014

机译：采用10单元库的全数字基带65nm pLL / FpLL时钟倍频器。

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