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【2h】

High-Speed Redundant Binary Adder-Subtractor Representing Each Digit by Hybrid 2 Bits/3 Bits

机译：高速冗余二进制加法器 - 减法器代表混合2位/ 3位的每个数字

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Mitsuki Hinosugi; Yoshitaka Tsunekawa; Mamoru Miura;
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年度 2001
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1. Application to square rooting circuit for high-speed redundant binary adder-subtractor representing each digit by hybrid 2 bits/3 bits [J] . Mitsuki Hinosugi, Yoshitaka Tsunekawa, Mamoru Miura 電子情報通信学会技術研究報告. 回路とシステム. Circuits and Systems . 2000,第203期

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2. Application to square rooting circuit for high-speed redundant binary adder-subtractor representing each digit by hybrid 2 bits/3 bits [J] . Mitsuki Hinosugi, Yoshitaka Tsunekawa, Mamoru Miura 電子情報通信学会技術研究報告. 非線形問題. Nonlinear Problems . 2000,第205期

机译：在高速冗余二进制加法器 - 减法器中的应用于Square生根电路，由混合2位/ 3位表示每个数字/ 3位
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