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【2h】

Analysis of Power Consumption of Matching Signals Summation Circuits for 65 nm CMOS Content-Addressable Memory Registers

机译：65 nm CMOS内容可寻址存储器寄存器匹配信号求和电路的功耗分析

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A.V. Antonyuk; P.V. Stepanov;
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年度 2019
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1. Design of Peripheral Circuits for the Implementation of Memory Array Using Data-Aware (DA) SRAM Cell in 65 nm CMOS Technology for Low Power Consumption [J] . Ajay Kumar Singh, Mohammad-Sadegh Saadatzi, C. Venkataseshaiah Journal of Low Power Electronics . 2016,第1期

机译：用于低功耗的65 nm CMOS技术中使用数据感知（DA）SRAM单元实现存储阵列的外围电路设计
2. High-voltage circuits for power management on 65 nm CMOS [J] . S.Pashmineh, D.Killat Advances in Radio Science . 2015,第4期

机译：用于65 nm CMOS的电源管理的高压电路
3. A 1.2V-to-0.4V 3.2GHz-to-14.3MHz Power-Efficient 3-Port Register File in 65-nm CMOS [J] . Khawar Sarfraz, Mansun Chan IEEE transactions on circuits and systems . I , Regular papers . 2017,第2期

机译：采用65nm CMOS的1.2V至0.4V 3.2GHz至14.3MHz的节能3端口寄存器文件
4. TCAD simulation of single-event transients in the 65-nm CMOS element of matching for a content-addressable memory [C] . Yuri V. Katunin, Vladimir Ya. Stenin Telecommunications Forum . 2017

机译：用于内容寻址存储器的65nm CMOS元件匹配中单事件瞬态的TCAD模拟
5. Estimating the power consumption of custom CMOS digital signal processing integrated circuits for both the uniform and logarithmic number systems. [D] . Sullivan, Thomas Justin. 1993

机译：估计用于统一和对数系统的定制CMOS数字信号处理集成电路的功耗。
6. Characteristic Fluctuations of Dynamic Power Delay Induced by Random Nanosized Titanium Nitride Grains and the Aspect Ratio Effect of Gate-All-Around Nanowire CMOS Devices and Circuits [O] . Yiming Li, Chieh-Yang Chen, Min-Hui Chuang, 2019

机译：随机纳米氮化钛晶粒引起的动态功率延迟的特性波动以及全能门纳米线CMOS器件和电路的纵横比效应
7. High-voltage circuits for power management on 65 nm CMOS [O] . Pashmineh S., Killat D. 2015

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