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机译:用于压缩稀疏深神经网络的高效硬件加速器
Hao XIAO; Kaikai ZHAO; Guangzhu LIU;
机译:FPGA上结构化稀疏卷积神经网络的有效硬件加速器
机译:一种节能稀疏深神经网络学习加速器,具有FP8-FP16的细粒度混合精度
机译:FPGA上稀疏卷积神经网络的高效硬件加速器
机译:基于HMC的加速器设计,用于压缩深神经网络
机译:基于比特流的神经网络可扩展高效准确的深度学习硬件
机译:深度神经网络的结构化稀疏三元权重编码 高效的硬件实现
机译:基于硬件的深层神经网络稀疏控制
机译:具有堆栈存储器的硬件加速器上的深度神经网络处理
机译:带堆栈存储器的硬件加速器上的深层神经网络处理
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