机译:使用SOI衬底设计和制造用于辐射硬化实验的混合逻辑式加法器电路
机译:采用混合CMOS逻辑样式的用于深亚微米设计的稳健,节能全加器设计
机译:采用混合CMOS逻辑样式的用于深亚微米设计的稳健,节能全加器设计
机译:一种新颖的比例逻辑样式,用于基于90 nm CMOS及以下的更快亚阈值数字电路
机译:32位Brent Kung加法器(CMOS逻辑)的布局设计
机译:基于光纤的单壁碳纳米管晶体管电路对类似CMOS电路的稳定逻辑操作
机译:混合静态和动态CMOS逻辑电路的电路设计规则。