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【2h】

Low-power, low-latency transceiver design using d-TGMS flip-flop for on-chip interconnects

机译：低功耗，低延迟收发器设计使用D-TGMS触发器用于片上互连

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U. Saravanakumar; P Suresh; S.P Vimal;
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年度 2018
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1. Low-power, low-latency transceiver design using d-TGMS flip-flop for on-chip interconnects [J] . U. Saravanakumar, P Suresh, S.P Vimal International Journal of Engineering & Technology . 2018,第1期

机译：使用d-TGMS触发器的低功耗，低延迟收发器设计，用于片上互连
2. A Low-Latency and Low-Power Hybrid Scheme for On-Chip Networks [J] . Jiang Guoyue, Li Zhaolin, Wang Fang, Very Large Scale Integration (VLSI) Systems, IEEE Transactions on . 2015,第4期

机译：片上网络的低延迟和低功耗混合方案
3. Low-Power Low-Latency BCH Decoders for Energy-Efficient Optical Interconnects [J] . C. Fougstedt, K. Szczerba, P. Larsson-Edefors Journal of Lightwave Technology . 2017,第23期

机译：用于节能光互连的低功耗低延迟BCH解码器
4. A 8-Gbps Low-Latency Multi-Drop On-Chip Transmission Line Interconnect with 1.2-mW Two-Way Transceivers [C] . Ito, H., Kimura, VLSI Circuits, 2007 IEEE Symposium on . 2007

机译：与1.2mW双向收发器互连的8Gbps低延迟多点片上传输线互连
5. A novel double edge-triggered pulse-clocked TSPC D flip-flop for high-performance and low-power VLSI design applications. [D] . Pontikakis, Bill. 2003

机译：一种新颖的双边沿触发脉冲时钟TSPC D触发器，适用于高性能和低功耗VLSI设计应用。
6. Design and Implementation of an On-Chip Low-Power and High-Flexibility System for Data Acquisition and Processing of an Inertial Measurement Unit [O] . Zhenyi Gao, Bin Zhou, Yang Li, 2020

机译：惯性测量单元数据采集和处理的片上低功耗高灵活性系统的设计与实现
7. Low-Power Low-Latency BCH Decoders for Energy-Efficient Optical Interconnects [O] . Fougstedt, Christoffer, Szczerba, Krzysztof, Larsson-Edefors, Per 2017

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