退出
我的积分:
中文文献批量获取
外文文献批量获取
机译:FPGA上高速8位Vedic乘法器的设计与实现
B.Madhu Latha; B. Nageswar Rao;
机译:使用复数的8位吠陀乘法器的Fpga实现
机译:基于吠陀数学的高速32位流水线乘法器的FPGA设计,仿真和原型设计
机译:基于VEDIC乘法器和可逆逻辑门的基于FPGA的64位MAC单元的设计与实现
机译:使用桶形移位器的高速8位Vedic乘法器的FPGA实现
机译:使用Altera的设计环境和FPGA设计和实现浮点乘法器
机译:基于模型的设计浮点累加器。研究案例:支持向量机内核功能的FPGA实现
机译:利用复数对Fpga实现8位吠声乘法器
机译:FPGA上基于GPHL IO标准的节能型VEDIC乘法器设计
机译:近似的VEDIC乘法器,可提高速度,准确性和功率,面积的减少
机译:高速计算的VEDIC乘数-加速器方案的并发架构
抱歉,该期刊暂不可订阅,敬请期待!
目前支持订阅全部北京大学中文核心(2020)期刊目录。