机译:2个$ times $ VDD耐压电源轨ESD钳位电路的新设计,用于采用65 nm CMOS技术的混合电压I / O缓冲器
机译:在65nm CMOS技术中考虑栅极泄漏电流的2个VDD耐压电源轨ESD钳位电路设计
机译:采用65nm低压CMOS工艺的新型低泄漏电源轨ESD钳位电路
机译:采用MOM电容器和STSCR的65nm CMOS工艺低泄漏电源轨ESD钳位电路设计
机译:CMOS技术中的宽带射频集成电路的设计和ESD保护。
机译:用于CMOS /纳米级忆阻器协同设计的小面积紧凑型CMOS仿真器电路
机译:采用130-nm CmOs工艺中的1 V / 2.5 V低压器件设计3.3 V I / O接口的电源轨EsD钳位电路
机译:耐辐射电路采用2个商用0.25(微)CmOs工艺设计