Energy-efficient approximate multiplier design using bit significance-driven logic compression

机译：基于VEDIC乘法器和可逆逻辑门的基于FPGA的64位MAC单元的设计与实现

机译：利用MOS电流模式逻辑电路设计低功耗8×8位并行乘法器

机译：采用PAL-2N逻辑系列的低功耗16 X 16位乘法器设计

机译：采用位有效驱动逻辑压缩的节能近似乘法器设计

机译：基于自适应保持逻辑的可感知老化的延迟时间乘法器的设计

机译：节能的启用了无人机的MEC系统：位分配优化和轨迹设计

机译：可节能乘法器设计的重要性驱动逻辑压缩

机译：f _{3 （Σ CD ） ^{max 的“ k”条件最大并行并行乘数f Σ的功能设计（Σ CD ），对“ [ 1,2 S g h1””参数进行“解密”的实现过程]和[ 1,2 S g h2 ]“补码RU”，由三进制数系统f（+ 1,0，-1）和逻辑区分d 1 / dn→f 1 （ + ←↓- ） d / dn （俄罗斯逻辑版本）}}

机译：乘数^{± [n _{i ]和± [m j ]-乘积f Σ（Σ）的相加金字塔形结构的“互补代码”，用于累加± f 1 < / Sub>（Σ）和实现其的功能设计（俄罗斯逻辑版本）}}

机译：逻辑电路的自动设计方法，其系统，乘法器和乘法器