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【2h】

The Energy-Intensive Testing Sets Selection for Realization of the Increased Power Consumption Mode of the Combinational CMOS Circuits

机译：能量密集型测试设置用于实现组合CMOS电路的增加功耗模式的选择

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P.N. Bibilo; I.P. Loginova;
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年度 2016
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1. Estimating power consumption of CMOS circuits modelled as symbolic neural networks [J] . Macii E., Poncino M. IEE proceedings. Part E . 1996,第5期

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2. Accurate dynamic power estimation for CMOS combinational logic circuits with real gate delay model [J] . Omnia S. Fadl, Mohamed F. Abu-Elyazeed, Mohamed B. Abdelhalim, Journal of Advanced Research . 2016,第1期

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3. Design and Implementation of the Combinational Circuits Testing using Accumulator based BIST to Reduce Delay, Power Consumption and Area [J] . V.P. Kolanchinathan, G. Saravana Kumar Indian Journal of Science and Technology . 2016,第16期

机译：使用基于累加器的BIST来减少延迟，功耗和面积的组合电路测试的设计和实现
4. Testable realizations of CMOS combinational circuits for voltage and current testing [C] . Biswas, K., Rai, . 1994

机译：用于电压和电流测试的CMOS组合电路的可测试实现
5. Estimating the power consumption of custom CMOS digital signal processing integrated circuits for both the uniform and logarithmic number systems. [D] . Sullivan, Thomas Justin. 1993

机译：估计用于统一和对数系统的定制CMOS数字信号处理集成电路的功耗。
6. Accurate dynamic power estimation for CMOS combinational logic circuits with real gate delay model [O] . Omnia S. Fadl, Mohamed F. Abu-Elyazeed, Mohamed B. Abdelhalim, 2016

机译：具有实际门延迟模型的CMOS组合逻辑电路的准确动态功率估算
7. Accurate dynamic power estimation for CMOS combinational logic circuits with real gate delay model [O] . Omnia S. Fadl, Mohamed F. Abu-Elyazeed, Mohamed B. Abdelhalim, 2016

机译：具有实际门延迟模型的CmOs组合逻辑电路的精确动态功耗估计

The Energy-Intensive Testing Sets Selection for Realization of the Increased Power Consumption Mode of the Combinational CMOS Circuits

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