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【2h】

TMA: Tera‐MACs/W neural hardware inference accelerator with a multiplier‐less massive parallel processor

机译：TMA：TERA-MAC / W神经硬件推理加速器，具有乘法器的巨大平行处理器

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Hyunbin Park; Dohyun Kim; Shiho Kim;
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年度 2021
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1. TMA: Tera-MACs/W neural hardware inference accelerator with a multiplier-less massive parallel processor [J] . Park Hyunbin, Kim Dohyun, Kim Shiho International journal of circuit theory and applications . 2021,第5期

机译：TMA：TERA-MAC / W神经硬件推理加速器，具有乘法器的巨大平行处理器
2. Processor architecture exploration and synthesis of massively parallel multi-processor accelerators in application to LDPC decoding [J] . Yahya Jan, Lech Jozwiak Microprocessors and microsystems . 2014,第2期

机译：大规模并行多处理器加速器的处理器体系结构探索与综合在LDPC解码中的应用
3. XNOR Neural Engine: A Hardware Accelerator IP for 21.6-fJ/op Binary Neural Network Inference [J] . Francesco Conti, Pasquale Davide Schiavone, Luca Benini IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems . 2018,第11期

机译：XNOR神经引擎：用于21.6-fJ / op二进制神经网络推理的硬件加速器IP
4. Novel All-Hardware Closed-Loop Adaptive Optics System using Massively-Parallel Neural Processing [C] . M. Eichhorn, A. Pichler, P. Raymond Solid state lasers XX: Technology and devices . 2011

机译：大规模并行神经处理的新型全硬件闭环自适应光学系统
5. Improving Programming Support for Hardware Accelerators through Automata Processing Abstractions [D] . Angstadt, Kevin A. 2020

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6. Boosting Throughput and Efficiency of Hardware Spiking Neural Accelerators Using Time Compression Supporting Multiple Spike Codes [O] . Changqing Xu, Wenrui Zhang, Yu Liu, 2020

机译：使用时间压缩支撑多穗码的硬件尖峰神经加速器的吞吐量和效率
7. XNOR Neural Engine: A Hardware Accelerator IP for 21.6-fJ/op Binary Neural Network Inference [O] . Francesco Conti, Pasquale Davide Schiavone, Luca Benini 2018

机译：XNOR神经发动机：21.6-FJ / OP二元神经网络推断的硬件加速器IP
8. Computer and Mathematical Modelling of Massively Parallel Architectures for Self-Organizing Neural Pattern Recognition Machines [R] . Grossberg, S. 1992

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