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【2h】

A realistic approach to detection test set generation for combinational logic circuits

机译：组合逻辑电路检测测试组生成的现实方法

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作者
R. G. Bennetts;
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年度 1972
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1. Cost-effective generation of minimal test sets for stuck-at faults in combinational logic circuits [J] . Kajihara S., Pomeranz I. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems . 1995,第12期

机译：具有成本效益的生成最小测试集的组合逻辑电路中的卡死故障
2. 3-weight pseudo-random test generation based on a deterministic test set for combinational and sequential circuits [J] . Pomeranz I., Reddy S.M. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems . 1993,第7期

机译：基于确定性测试集的组合电路和顺序电路的3权重伪随机测试生成
3. Functional Fault Equivalence and Diagnostic Test Generation in Combinational Logic Circuits Using Conventional ATPG [J] . ANDREAS VENERIS, ROBERT CHANG, MAGDY S. ABADIR, Journal of Electronic Testing: Theory and Applications: Theory and Applications . 2005,第5期

机译：使用常规ATPG的组合逻辑电路中的功能故障对等和诊断测试生成
4. Cost-effective generation of minimal test sets for stuck-at faults in combinational logic circuits [C] . Seiji Kajihara, Irith Pomeranz, Kozo Kinoshita, Proceedings of the 30th international conference on Design automation . 1993

机译：具有成本效益的生成最小测试集的组合逻辑电路中的卡死故障
5. Highly testable quasigroup-based combinational logic circuits. [D] . Kalay, Ugur. 2001

机译：高度可测试的基于准群的组合逻辑电路。
6. Test Generation Algorithm for Fault Detection of Analog Circuits Based on Extreme Learning Machine [O] . Jingyu Zhou, Shulin Tian, Chenglin Yang, 2014

机译：基于极限学习机的模拟电路故障检测测试生成算法
7. Fault Detection Probability Evaluation Approach in Combinational Circuits Using Test Set Generation Method [O] . Namita Arya, Amit Prakash Singh 2018

机译：使用测试集生成方法的组合电路故障检测概率评估方法
8. Design of Minimum Fault Test Schedules and Testable Realizations for Combinational Logic Circuits [R] . Bearnson, L., Carroll, C. C. 1970

机译：组合逻辑电路的最小故障测试时序设计和可测试实现

A realistic approach to detection test set generation for combinational logic circuits

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