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【2h】

A 64 kb differential single-port 12T SRAM design with a bit-interleaving scheme for low-voltage operation in 32 nm SOI CMOS

机译：具有32nm SOI CMOS中的用于低压操作的64 kB差分单端口12T SRAM设计，用于低压操作

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Samira Ataei; James E. Stine; Matthew R. Guthaus;
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年度 2016
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1. A 32 kb 10T Sub-Threshold SRAM Array With Bit-Interleaving and Differential Read Scheme in 90 nm CMOS [J] . Chang I. J., Kim J.-J., Park S. P., IEEE Journal of Solid-State Circuits . 2009,第2期

机译：在90 nm CMOS中具有位交错和差分读取方案的32 kb 10T次阈值SRAM阵列
2. A 0.41 μA Standby Leakage 32 kb Embedded SRAM with Low-Voltage Resume-Standby Utilizing All Digital Current Comparator in 28 nm HKMG CMOS [J] . Maeda N., Komatsu S., Morimoto M., Solid-State Circuits, IEEE Journal of . 2013,第4期

机译：利用28nm HKMG CMOS中的所有数字电流比较器的0.41μA待机泄漏32 kb嵌入式SRAM具有低压恢复-待机功能
3. Design and Iso-Area $V_{min}$ Analysis of 9T Subthreshold SRAM With Bit-Interleaving Scheme in 65-nm CMOS [J] . Chang M.-H., Chiu Y.-T., Hwang W. Circuits and Systems II: Express Briefs, IEEE Transactions on . 2012,第7期

机译：在65 nm CMOS中采用位交错方案的9T亚阈值SRAM的设计和等值面积$ V_ {min} $分析
4. A 64 kb differential single-port 12T SRAM design with a bit-interleaving scheme for low-voltage operation in 32 nm SOI CMOS [C] . Samira Ataei, James E. Stine, Matthew R. Guthaus International conference on computer design . 2016

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5. A 2-bit 1Gsps ADC Array with 32:1 Serializer in 45nm CMOS SOI Technology [D] . Tian, Geng 2012

机译：具有45nm CMOS SOI技术的具有32：1串行器的2位1Gsps ADC阵列
6. A 32 kb 10T sub-threshold sram array with bit-interleaving and differential read scheme in 90 nm CMOS [O] . Chang, Ik Joon, Kim, Jae-Joon, Park, Sang Phill, 2009

机译：具有比特交织和差分读取的32 kb 10T次阈值sram阵列 90 nm CMOS中的方案

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