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【2h】

A 16-Bit 1-MS/s Pseudo-Differential SAR ADC With Digital Calibration and DNL Enhancement Achieving 92 dB SNDR

机译：具有数字校准和DNL增强的16位1-MS / S伪差分SAR ADC实现92 dB SNDR

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作者
Panpan Zhang; Wenjiang Feng; Peng Zhao; Xiaoping Chen; Zongjiang Zhang;
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作者单位

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年度 2019
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原文格式 PDF
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1. A 1.6-GS/s 12.2-mW Seven-/Eight-Way Split Time-Interleaved SAR ADC Achieving 54.2-dB SNDR With Digital Background Timing Mismatch Calibration [J] . Guo Mingqiang, Mao Jiaji, Sin Sai-Weng, IEEE Journal of Solid-State Circuits . 2020,第3期

机译：1.6-GS / S 12.2-MW七/八路分频时间交错的SAR ADC，实现54.2 dB SNDR，数字背景时序不匹配校准
2. 16-bit 1-MS/s SAR ADC with foreground digital-domain calibration [J] . Rui Guan, Jianfeng Xue, Chao Yang, Circuits, Devices & Systems, IET . 2018,第4期

机译：具有前景数字域校准的16位1-MS / s SAR ADC
3. A 12-Bit 31.1- $mu$ W 1-MS/s SAR ADC With On-Chip Input-Signal-Independent Calibration Achieving 100.4-dB SFDR Using 256-fF Sampling Capacitance [J] . Shen Junhua, Shikata Akira, Liu Anping, IEEE Journal of Solid-State Circuits . 2019,第4期

机译：具有On的12位31.1- $ mu $ W 1-MS / s SAR ADC芯片输入信号独立校准，使用256fF采样电容实现100.4-dB SFDR
4. A 29mW 5GS/s Time-interleaved SAR ADC achieving 48.5dB SNDR With Fully-Digital Timing-Skew Calibration Based on Digital-Mixing [C] . Mingqiang Guo, Jiaji Mao, Sai-Weng Sin, Symposium on VLSI Circuits . 2019

机译：一个29mW，5GS / s的时间交错SAR ADC，通过基于数字混合的全数字时序调整，实现了48.5dB SNDR
5. Background digital calibration of SAR ADC with fast FPGA emulation. [D] . Wang, Guanhua. 2013

机译：具有快速FPGA仿真功能的SAR ADC的后台数字校准。
6. A 13-bit Noise Shaping SAR-ADC with Dual-Polarity Digital Calibration [O] . Hangue Park, Maysam Ghovanloo -1

机译：具有双极性数字校准的13位噪声整形SAR-ADC
7. A 36.4dB SNDR @ 5GHz 1.25GS/s 7b 3.56mW Single-Channel SAR ADC in 28nm Bulk CMOS [O] . Ramkaj Athanasios, Strackx Maarten, Steyaert Michiel, 2017

机译：28nm批量CMOS中的36.4dB SNDR @ 5GHz 1.25GS / s 7b 3.56mW单通道SAR ADC

A 16-Bit 1-MS/s Pseudo-Differential SAR ADC With Digital Calibration and DNL Enhancement Achieving 92 dB SNDR

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