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非明示的積機械探索法に基づく順序回路のテスト生成に関する研究

机译：基于隐乘积机器搜索方法的时序电路测试生成研究

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崔淏鎔; チェホヨン;
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年度 2017
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2. 解の再利用を用いたSATに基づくテスト生成におけるインスタンス順序と変数割当順序の決定法 [J] . 上田　健司, 岩垣　剛, 市原　英行, 電子情報通信学会技術研究報告 . 2012,第320期

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3. 解の再利用を用いたSATに基づくテスト生成におけるインスタンス順序と変数割当順序の決定法 [J] . 上田健司, 岩垣剛, 市原英行, 電子情報通信学会技術研究報告. VLSI設計技術. VLSI Design Technologies . 2012,第320期

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