机译:具有HEVC标准的自适应块大小的全流水线二维IDCT / IDST VLSI架构
机译:适用于8K×4K视频解码的高效区域HEVC IDCT / IDST架构
机译:HEVC内部,逆量化和IDCT / IDST 2D模块的高级和低级组合设计的FPGA比较研究
机译:适用于HEVC标准的面积和吞吐量高效的IDCT / IDST体系结构
机译:HEVC,VP9,AV1和VVC压缩标准中受限视频传输的自适应编码以及对视频内容的调整
机译:8K×4K视频解码的区域高效HEVC IDCT / IDST架构
机译:用于视频应用的高速时间递归二维DCT / IDCT处理器的VLsI设计。