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【2h】

Reconfigurable hardware architecture for Mean Level and log-t CFAR detectors in FPGA implementations

机译：FPGA实施中的平均水平和Log-T CFAR检测器的可重新配置硬件架构

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作者
Jiafei Zhao; Rongkun Jiang; Hao Yang; Xuetian Wang; Hongmin Gao;
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年度 2019
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1. Reconfigurable hardware architecture for Mean Level and log-t CFAR detectors in FPGA implementations [J] . Jiafei Zhao, Rongkun Jiang, Hao Yang, IEICE Electronics Express . 2019,第21期

机译：FPGA实施中的平均水平和Log-T CFAR检测器的可重新配置硬件架构
2. FPGA Hardware with Target-Reconfigurable Object Detector [J] . Yoshifumi YAZAWA, Tsutomu YOSHIMI, Teruyasu TSUZUKI, IEICE transactions on information and systems . 2015,第9期

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