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【2h】

Design and Performance of a 1 ms High-Speed Vision Chip with 3D-Stacked 140 GOPS Column-Parallel PEs †

机译：使用3D堆叠140 GOPS列平行PES的1 ms高速视觉芯片的设计和性能

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Atsushi Nose; Tomohiro Yamazaki; Hironobu Katayama; Shuji Uehara; Masatsugu Kobayashi; Sayaka Shida; Masaki Odahara; Kenichi Takamiya; Shizunori Matsumoto; Leo Miyashita; Yoshihiro Watanabe; Takashi Izawa; Yoshinori Muramatsu; Yoshikazu Nitta; Masatoshi Ishikawa;
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年度 2018
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1. Column-parallel Vision Chip Architecture For High-resolution Line-of-sight Detection Including Saccade [J] . Junichi AKITA, Hiroaki TAKAGI, Keisuke DOUMAE, IEICE Transactions on Electronics . 2007,第10期

机译：用于包括扫视在内的高分辨率视线检测的列并行视觉芯片架构
2. Design of general purpose vision chip with PE blocking function [J] . Takashi Komuro, Masatoshi Ishikawa 電子情報通信学会技術研究報告. シリコン材料·デバイス. Silicon Devices and Materials . 2001,第246期

机译：具有PE阻断功能的通用视觉芯片设计
3. Design of general purpose vision chip with PE blocking function [J] . Takashi Komuro, Masatoshi Ishikawa 電子情報通信学会技術研究報告. 集積回路. Integrated Circuits and Devices . 2001,第248期

机译：具有PE阻断功能的通用视觉芯片设计
4. 4.9 A 1ms high-speed vision chip with 3D-stacked 140GOPS column-parallel PEs for spatio-temporal image processing [C] . Tomohiro Yamazaki, Hironobu Katayama, Shuji Uehara, IEEE International Solid- State Circuits Conference . 2017

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5. Architecture and design of a simultaneously bidirectional single-ended high-speed chip-to-chip interface. [D] . Drost, Robert James. 2002

机译：同时双向单端高速芯片间接口的体系结构和设计。
6. Design and Performance of a 1 ms High-Speed Vision Chip with 3D-Stacked 140 GOPS Column-Parallel PEs [O] . Atsushi Nose, Tomohiro Yamazaki, Hironobu Katayama, 2018

机译：具有3D堆叠140 GOPS列并行PE的1 ms高速视觉芯片的设计和性能
7. Column-Parallel Vision Chip Architecture for High-Resolution Line-of-Sight Detection Including Saccade [O] . 2007

机译：用于包括扫视在内的高分辨率视线检测的列并行视觉芯片架构
8. Performance of High-Speed PWM Control Chips at Cryogenic Temperatures. [R] . Elbuluk, M. E., Gerber, S., Hammoud, A., 2001

机译：低温下高速pWm控制芯片的性能。

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