Design of High Speed Single Ended 6T and 8T SRAM Cells

机译：高速单端6T和8T SRAM细胞的设计

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Mohanachandrika O;
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年度 2019
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1. Single Event Upsets characterization of 65 nm CMOS 6T and 8T SRAM cells for ground level environment [J] . Malagon Daniel, Torrens Gabriel, Segura Jaume, Microelectronics & Reliability . 2020,第Jula期

机译：用于地面环境的65nm CMOS 6T和8T SRAM单元的单个事件UPSET表征
2. Impact of Design Parameters on 6T and 8T SRAM cells at 45nm technology [J] . Joshika Sharma, Shyam Akashe Journal of active and passive electronic devices . 2015,第1期

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3. Design and analysis of 6T, 8T and 9T decanano SRAM cell at 45 nm technology [J] . Randhawa Y.S., Sharma S. Journal of computational and theoretical nanoscience . 2012,第10期

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4. A Design Space Comparison of 6T and 8T SRAM Core-Cells [C] . Florian Bauer, Georg Georgakos, Doris Schmitt-Landsiedel International Workshop on Power and Timing Modeling, Optimization and Simulation . 2009

机译：6T和8T SRAM核心细胞的设计空间比较
5. Design and Performance Evaluation of 8T SRAM Cell Using FinFET and CMOS at 16nm Technology [D] . Mandadi, Prasanth. 2021

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6. Power optimized variation aware dual-threshold SRAM cell design technique [O] . Aminul Islam, Mohd Hasan 2011

机译：功耗优化的变化感知双阈值SRAM单元设计技术
7. Novel Speed-and-Power-Optimized SRAM Cell Designs With Enhanced Self-Recoverability From Single- and Double-Node Upsets [O] . Aibin Yan, Yan Chen, Yuanjie Hu, 2020

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