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机译:深度亚微米CMOS技术的SRAM待泄漏减少技术研究
Satyendra Kumar; Kaushik Saha; Hariom Gupta;
机译:基于改进的SOI CMOS技术的电路技术可有效减少待机亚阈值泄漏
机译:用于不同泄漏减少技术的SRAM待机泄漏去耦分析
机译:CMOS技术扩展对SRAM待机泄漏减少技术的影响
机译:纳米级CMOS电路中降低待机泄漏功率的方法。
机译:采用纯CMOS逻辑工艺的具有自抑制电阻切换负载的RRAM集成4T SRAM
机译:面积有效的选择性多阈值CMOS设计方法,可降低待机功耗
机译:混合定向技术中的高性能PFET接头,用于减少数字CMOS VLSI设计中的泄漏
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