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【2h】

A DVFS-aware cache bypassing technique for multiple clock domain mobile SoCs

机译：多个时钟域移动SOC的DVFS感知缓存绕过技术

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Joonho Kong; Kwangho Lee;
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年度 2017
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1. A DVFS-aware cache bypassing technique for multiple clock domain mobile SoCs [J] . Joonho Kong, Kwangho Lee IEICE Electronics Express . 2017,第11期

机译：用于多个时钟域移动SoC的DVFS感知缓存旁路技术
2. A Scan Cell Design for Scan-Based Debugging of an SoC With Multiple Clock Domains [J] . Yi H., Kundu S., Cho S., Circuits and Systems II: Express Briefs, IEEE Transactions on . 2010,第7期

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3. Interconnect Delay Fault Test on Boards and SoCs with Multiple Clock Domains [J] . Hyunbean Yi, Jaehoon Song, Sungju Park ETRI journal . 2008,第3期

机译：具有多个时钟域的电路板和SoC的互连延迟故障测试
4. Test and debug techniques for multiple clock domain SoC devices [C] . Youngblood, R.R. Electronics Manufacturing Technology Symposium, 2004 . 2004

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5. Inter-Module Interfacing Techniques for SoCs with Multiple Clock Domains to Address Challenges in Modern Deep Sub-Micron Technologies. [D] . Hasan, Syed Rafay. 2009

机译：具有多个时钟域的SoC的模块间接口技术，可应对现代深亚微米技术中的挑战。
6. The SOCS Box Domain of SOCS3: Structure and Interaction with the ElonginBC-Cullin5 Ubiquitin Ligase [O] . Jeffrey J. Babon, Jennifer K. Sabo, Alfreda Soetopo, -1

机译：SOCS3的SOCS盒结构域：与ElonginBC-Cullin5泛素连接酶的结构和相互作用
7. Inter-module Interfacing techniques for SoCs with multiple clock domains to address challenges in modern deep sub-micron technologies [O] . Hasan Syed Rafay 2009

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