A 6-bit 2 GS/s ADC in 65 nm CMOS

机译：65 nm CMOS中的6位2 GS / S ADC

代理获取

本网站仅为用户提供外文OA文献查询和代理获取服务，本网站没有原文。下单后我们将采用程序或人工为您竭诚获取高质量的原文，但由于OA文献来源多样且变更频繁，仍可能出现获取不到、文献不完整或与标题不符等情况，如果获取不到我们将提供退款服务。请知悉。

页面导航

著录项
引文网络
相似文献
相关主题

著录项

作者
HaoNan Wang; Tao Wang; YuFeng Yao; Hui Wang; YuHua Cheng;
展开▼
作者单位

展开▼
年度 2014
总页数
原文格式 PDF
正文语种
中图分类

相似文献

外文文献
中文文献
专利

1. A 65-nm CMOS 6-bit 2.5-GS/s 7.5-mW 8 $imes$ Time-Domain Interpolating Flash ADC With Sequential Slope-Matching Offset Calibration [J] . Oh Dong-Ryeol, Kim Jong-In, Jo Dong-Shin, IEEE Journal of Solid-State Circuits . 2019,第1期

机译：65nm CMOS 6位2.5-GS / s 7.5mW 8 $ times $ 具有时序斜率匹配失调校准的时域内插闪存ADC
2. A 10-GS/s 6-Bit Track-and-Hold Amplifier for Time-Interleaved SAR ADCs in 65-nm CMOS [J] . Zhang Liang, Li Dengquan, Zhu Zhangming, Journal of circuits, systems and computers . 2016,第8期

机译：一个用于65nm CMOS的时间交错SAR ADC的10GS / s 6位采样保持放大器
3. A 6-bit, 1-GS/s, 9.9-mW, Interpolated Subranging ADC in 65-nm CMOS [J] . IEEE Journal of Solid-State Circuits . 2014,第3期

机译：65nm CMOS的6位，1-GS / s，9.9mW内插子范围ADC
4. A 1.8-GS/s 6-Bit Two-Step SAR ADC in 65-nm CMOS [C] . Xiangyu Meng, Weihao Kong, Haifeng Yang, IEEE International Symposium on Circuits and Systems . 2021

机译：在65-NM CMOS中为1.8-GS / S 6位两步SAR ADC
5. Time-Based, Low-Power, Low-Offset 5-Bit 1 Gs/S Flash ADC Design in 65nm CMOS Technology [D] . Nasrollahpour, Mehdi 2017

机译：采用65nm CMOS技术的基于时间的低功耗，低失调5位1 Gs / S闪存ADC设计
6. CMOS-NEMS Copper Switches Monolithically Integrated Using a 65 nm CMOS Technology [O] . Jose Luis Muñoz-Gamarra, Arantxa Uranga, Nuria Barniol 2016

机译：使用65 nm CMOS技术单片集成的CMOS-NEMS铜开关
7. A 2.8 GS/s 44.6 mW Time-Interleaved ADC Achieving50.9dBSNDRand3dBEffective Resolution Bandwidth of 1.5 GHz in 65 nm CMOS [O] . Dušan Stepanović, Borivoje Nikolić, Senior Member 2013

机译：一个2.8 GS / s 44.6 mW时间交错ADC在65 nm CMOS中达到1.5 GHz的50.9dB SNDR和3dB有效分辨率带宽

A 6-bit 2 GS/s ADC in 65 nm CMOS

著录项

引文网络

相似文献

相关主题

期刊订阅