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Design of an Efficient Binary Vedic Multiplier for High Speed Applications Using Vedic Mathematics with Bit Reduction Technique

机译：用比例数学用比例减少技术设计高速应用高速应用的高速应用

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S. K. Manikandan; C. Palanisamy;
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年度 2016
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1. Design of an Efficient Binary Vedic Multiplier for High Speed Applications Using Vedic Mathematics with Bit Reduction Technique [J] . S. K. Manikandan, C. Palanisamy Circuits and Systems . 2016,第9期

机译：基于吠陀数学和位归约技术的高速应用有效二进制吠陀乘法器设计
2. Design of an Efficient Binary Vedic Multiplier for High Speed Applications Using Vedic Mathematics with Bit Reduction Technique [J] . S. K. Manikandan, C. Palanisamy Circuits and systems . 2016,第9期

机译：利用吠陀数学和位缩减技术设计高速应用的有效二进制吠陀乘法器
3. FPGA design, simulation and prototyping of a high speed 32-bit pipeline multiplier based on Vedic mathematics [J] . Abdul Rahman M. Alamoud, Shuja Ahmad Abbasi, Zulhelmi IEICE Electronics Express . 2015,第16期

机译：基于吠陀数学的高速32位流水线乘法器的FPGA设计，仿真和原型设计
4. A High Speed Efficient N X N Bit Multiplier based on Ancient Indian Vedic Mathematics [C] . Vishal Verma, Himanshu Thapliyal International Conference on VLSI(VLSI'03); 20030623-26; Las Vegas,NV(US) . 2003

机译：基于古代印度吠陀数学的高速高效N X N位乘法器
5. Maharishi's Vedic Mathematics at the elementary level: Improving achievement, affect, and mental mathematics through Vedic sutra-based computation. [D] . Muehlman, John M. 1994

机译：Maharishi的基础吠陀数学：通过基于吠陀经的计算，提高成就，情感和心理数学。
6. Computer Applications in Medical Care. Computer Systems in Hospitals. Hospital-Based Specialty Care Systems: Mathematical Optimization Techniques for Multi-Phase Radiation Treatment Design [O] . David Sonderman 1983

机译：医疗保健中的计算机应用。医院中的计算机系统。基于医院的专业护理系统：多相放射治疗设计的数学优化技术
7. Ancient Indian Vedic Mathematics based 32-Bit Multiplier Design for High Speed and Low Power Processors [O] . Nishant G. Deshpande, Rashmi Mahajan 2015

机译：基于古印度吠陀数学的32位乘法器设计用于高速和低功率处理器

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