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【2h】

Design of low-voltage low-power nano-scale SRAMs

机译：低压低功耗纳米尺度SRAM设计

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Anh Tuan Do;
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1. Variable tapered pareto buffer design and implementation allowing run-time configuration for low-power embedded SRAMs [J] . Hua Wang, Miranda M., Papanikolaou A., IEEE transactions on very large scale integration (VLSI) systems . 2005,第10期

机译：可变的锥形Pareto缓冲区设计和实现，允许对低功耗嵌入式SRAM进行运行时配置
2. PLL Timing Design Techniques for Large-Scale, High-Speed, Low-Power, Low-Cost SRAMs [J] . Kazuyuki NAKAMURA, Shigeru KUHARA, Tohru KIMURA, IEICE Transactions on Electronics . 1995,第7期

机译：大规模，高速，低功耗，低成本SRAM的PLL时序设计技术
3. Single event multiple upset-tolerant SRAM cell designs for nano-scale CMOS technology [J] . RAMIN RAJAEI, BAHAR ASGARI, MAHMOUD TABANDEH, Turkish Journal of Electrical Engineering and Computer Sciences . 2017,第2期

机译：用于纳米级CMOS技术的单事件多重容错SRAM单元设计
4. K-2 High-performance and low-Power SRAMs design in nano-scale CMOS technology [C] . Zhang Kevin X., ASIC International Conference on ASIC . 2007

机译：K-2高性能和低功耗SRAM设计纳米级CMOS技术
5. Design and analysis of low-power SRAMs. [D] . Sharifkhani, Mohammad. 2006

机译：低功耗SRAM的设计和分析。
6. Power optimized variation aware dual-threshold SRAM cell design technique [O] . Aminul Islam, Mohd Hasan 2011

机译：功耗优化的变化感知双阈值SRAM单元设计技术
7. A 64 kb differential single-port 12T SRAM design with a bit-interleaving scheme for low-voltage operation in 32 nm SOI CMOS [O] . Samira Ataei, James E. Stine, Matthew R. Guthaus 2016

机译：具有32nm SOI CMOS中的用于低压操作的64 kB差分单端口12T SRAM设计，用于低压操作

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