机译:使用Radix-2修改的Booth算法和使用Verilog的SPST加法器有效实现16位乘法累加器
机译:流水线C2Mos寄存器高速修改的Booth乘法器
机译:使用经过修改的展位的高速流水线乘法器和除法器进行内置测试
机译:1.6GHz 16×16位低延迟流水线展位乘法器
机译:用于在乘法时间内运行的16位乘法累加器(MAC)的VLSI架构。
机译:在16位小型计算机上使用序列库尤其要参考高速搜索。
机译:使用45nm技术在Cadence Virtuoso中使用不同乘法器的低功率高速16位算术单元的设计与实现
机译:使用展位型倍增器的管道有源滤波器